1. Pendahuluan[kembali]
Unit logika aritmetika (ALU) adalah komponen penting dalam sistem digital, dan perannya menjadi lebih jelas saat kita memasuki studi tentang pemrosesan data dan arsitektur komputer. Untuk saat ini, kita akan mengilustrasikan cara kerja ALU menggunakan IC 74382, yang merupakan ALU 4-bit berkemampuan ganda dalam melakukan operasi aritmetika dan logika. Gambar berikut menunjukkan sistem yang disusun menggunakan dua buah IC 74382 untuk membentuk sebuah unit ALU 8-bit yang dapat menerima dua buah masukan 8-bit dan menghasilkan satu keluaran 8-bit.
Dalam sistem ini, masing-masing IC 74382 menangani empat bit dari keseluruhan operasi. Input data diorganisasi dalam bentuk bus, sehingga memungkinkan transfer data secara paralel. Pendekatan ini menekankan pentingnya manajemen sinyal kontrol seperti mode operasi dan carry-in/carry-out untuk memastikan bahwa kedua IC bekerja secara sinkron. Selain itu, penggambaran koneksi bus menggunakan notasi bundel [8] memperjelas aliran data antar komponen. Sistem ini akan digunakan untuk memperagakan bagaimana operasi logika dan aritmetika dasar dapat dilakukan secara modular dan efisien dalam lingkungan digital.
2. Tujuan[kembali]
- Memahami prinsip kerja ALU (Arithmetic Logic Unit) khususnya melalui studi komponen IC 74382 sebagai bagian dari sistem pemrosesan data digital.
- Menganalisis cara kerja dua IC 74382 yang dikonfigurasi untuk membentuk ALU 8-bit, termasuk pengaturan input, output, dan sinyal kontrol seperti carry-in dan mode operasi.
- Mengidentifikasi dan menjelaskan alur data pada sistem berbasis bus, serta bagaimana koneksi bus memfasilitasi komunikasi antar komponen dalam sistem digital.
3. Alat dan Bahan[kembali]
1. IC 74HC173
74HC173 adalah 4-bit register dengan tiga keadaan (tri-state) output dan fitur kontrol lengkap yang menjadikannya sangat cocok digunakan dalam sistem bus digital. IC ini memiliki empat jalur input data paralel (D0–D3), empat jalur output (Q0–Q3), serta dilengkapi dengan dua input enable (IE1 dan IE2) yang aktif-rendah untuk mengaktifkan penyimpanan data saat tepi naik dari sinyal clock diterima. Selain itu, terdapat dua input output enable (OE1 dan OE2) yang juga aktif-rendah untuk mengatur apakah data yang disimpan akan ditampilkan pada output atau tidak. Ketika OE di-nonaktifkan, keluaran akan berada dalam kondisi high-impedance, memungkinkan koneksi beberapa register ke satu bus data tanpa konflik. IC ini sangat ideal untuk digunakan dalam sistem penyimpanan sementara, buffer data, dan register transfer data pada arsitektur bus yang kompleks.
2. Gerbang And
Gerbang AND digunakan untuk menghasilkan logika 1 jika semua masukan berlogika 1, jika tidak maka output yang dihasilkan akan berlogika 0.
2. Gerbang Nor
Gerbang NOR (Not-OR) adalah gerbang logika digital yang menghasilkan output rendah (0) jika salah satu atau lebih inputnya bernilai tinggi (1), dan hanya menghasilkan output tinggi (1) jika semua inputnya bernilai rendah (0). Gerbang NOR merupakan kombinasi dari operasi logika OR yang hasilnya kemudian di-NOT (dibalik).
3. Gerbang Not
Gerbang NOT, atau disebut juga inverter, adalah gerbang logika dasar yang hanya memiliki satu input dan satu output. Fungsinya adalah membalik nilai input: jika input bernilai 1, maka output menjadi 0, dan sebaliknya, jika input 0, maka output menjadi 1. Gerbang ini digunakan untuk menghasilkan kondisi yang berlawanan dan sangat penting dalam rangkaian digital untuk mengontrol logika sinyal.
4. Logic Probe
Logic probe adalah alat ukur elektronik yang digunakan untuk mendeteksi dan menganalisis level logika (tinggi atau rendah) pada rangkaian digital. Alat ini biasanya memiliki ujung seperti pena yang dapat disentuhkan ke titik-titik dalam rangkaian, serta dilengkapi dengan indikator LED atau tampilan visual lain untuk menunjukkan apakah sinyal pada titik tersebut berada dalam kondisi logika tinggi (1), logika rendah (0), atau berubah-ubah (pulsing).
5. Logic State
Logic state adalah kondisi atau level sinyal dalam rangkaian digital yang menunjukkan nilai logika tertentu, biasanya berupa logika tinggi (1) atau logika rendah (0). Logic state ini merepresentasikan informasi digital yang diproses oleh perangkat elektronik, seperti komputer atau mikrokontroler. Selain dua kondisi dasar tersebut, dalam beberapa sistem juga bisa terdapat kondisi tidak pasti seperti high impedance (Z) atau undefined, yang menunjukkan bahwa sinyal tidak aktif atau sedang mengambang. Pemahaman tentang logic state penting untuk desain, analisis, dan troubleshooting rangkaian digital.
6. IC 74HC541
IC 74HC541 adalah octal buffer/line driver 3-state yang digunakan untuk menghubungkan perangkat logika dengan bus data secara efisien. IC ini memiliki delapan saluran buffer (D0–D7) yang masing-masing dapat mentransmisikan data secara paralel dari input ke output ketika diaktifkan. Kontrol terhadap keluaran dilakukan melalui dua sinyal aktif-rendah yaitu OE1 dan OE2, yang jika salah satu dalam kondisi aktif (LOW), maka output akan berada dalam keadaan high-impedance (tidak aktif). IC ini ideal digunakan dalam sistem dengan arsitektur bus, seperti mikrokontroler dan memori, karena kemampuannya mengisolasi beban dan mencegah konflik data antar perangkat. Selain itu, 74HC541 mendukung koneksi langsung ke jalur data 8-bit dan sering digunakan untuk memperkuat sinyal data dari perangkat seperti ADC ke bus sistem.
4. Dasar Teori[kembali]
Register adalah elemen penting dalam sistem digital yang berfungsi untuk menyimpan data secara sementara. Salah satu jenis register yang umum digunakan adalah IC 74HC173, yaitu 4-bit register dengan output 3-state. IC ini mampu menyimpan data digital 4-bit dan mengendalikan kapan data tersebut ditampilkan ke output melalui sinyal kontrol. Register seperti 74HC173 sering ditemukan pada sistem bus data, register file dalam CPU, atau sebagai bagian dari sistem pemrosesan paralel.
Struktur dan Fungsi Pin IC 74HC173
IC 74HC173 memiliki delapan pin utama yang terdiri dari empat input data paralel (D0–D3) dan empat output (Q0–Q3). Setiap bit dari data input akan disimpan ke dalam register saat terjadi tepi naik pada sinyal clock (CP), dengan syarat kedua sinyal load enable (IE1 dan IE2) dalam kondisi aktif (rendah). Jika salah satu sinyal enable tidak aktif (tinggi), maka data tidak akan tersimpan meskipun ada perubahan clock.
IC ini juga dilengkapi dengan dua sinyal output enable (OE1 dan OE2) yang juga aktif rendah. Fungsi OE ini mengatur apakah data yang disimpan dalam register akan ditampilkan ke pin output atau tidak. Jika OE1 atau OE2 dalam kondisi tinggi, maka output register akan berada dalam kondisi high-impedance (Z), artinya tidak akan memengaruhi jalur data bersama (bus). Fitur ini sangat penting dalam sistem digital yang menggunakan arsitektur bus, karena memungkinkan banyak register berbagi jalur data tanpa terjadi konflik sinyal.
Selain itu, 74HC173 juga dilengkapi dengan pin master reset (MR) yang aktif tinggi. Jika MR diaktifkan, semua bit dalam register akan di-reset ke nilai nol, tanpa memerlukan sinyal clock.
Mekanisme Penyimpanan dan Output Terkendali
Penyimpanan data pada IC 74HC173 bekerja pada prinsip edge-triggered D flip-flop, yang artinya data dari input akan ditangkap dan disimpan hanya saat terjadi perubahan dari LOW ke HIGH pada clock, dan hanya jika sinyal enable aktif. Setelah data tersimpan, output akan mengikuti isi register hanya jika OE1 dan OE2 aktif (rendah). Bila tidak, output akan diputus dari sistem (tristate).
Dengan kemampuannya menampilkan atau menyembunyikan data ke jalur output secara fleksibel, IC ini sangat ideal untuk digunakan dalam sistem pemrosesan data paralel, seperti pada rangkaian register A, B, dan C dalam pengolahan bus data 8-bit.
Struktur dan Fungsi Pin IC 74HC541 Mekanisme Output dan Peran Buffering
IC 74HC541 adalah octal buffer/driver yang memiliki delapan pin input (A0–A7) dan delapan pin output (Y0–Y7) yang masing-masing terhubung satu per satu. Fungsi utama IC ini adalah untuk mengarahkan dan memperkuat sinyal digital dari sumber data menuju data bus bersama. IC ini dilengkapi dengan dua pin Output Enable (OE1 dan OE2) yang bersifat aktif rendah, artinya output hanya akan aktif jika kedua OE dalam keadaan LOW. Jika salah satu atau keduanya HIGH, seluruh output akan berada dalam kondisi high-impedance (Z), yang seolah-olah memutus koneksi ke data bus. Fitur tri-state ini sangat penting dalam sistem digital yang menggunakan arsitektur bus paralel, karena memungkinkan banyak perangkat berbagi jalur data tanpa saling mengganggu atau menyebabkan konflik logika.
Berbeda dari register, IC 74HC541 tidak menyimpan data, melainkan hanya meneruskan data dari input ke output secara langsung selama OE aktif. Ketika OE1 dan OE2 LOW, data pada input A0–A7 langsung diteruskan ke output Y0–Y7 dengan penguatan internal yang stabil, sedangkan saat OE tidak aktif, output menjadi high-impedance dan tidak memengaruhi bus. Selain sebagai pengendali arah data, IC ini juga berfungsi sebagai buffer penguat sinyal, yang sangat berguna untuk menjaga kestabilan dan kecepatan transisi logika pada jalur data yang panjang atau memiliki banyak beban kapasitif. Tanpa buffer seperti 74HC541, sinyal digital dari perangkat seperti ADC bisa menjadi lambat atau terdistorsi karena pengaruh kapasitansi jalur. Maka, buffer ini penting dalam menjaga integritas sinyal dan keandalan komunikasi antar bagian dalam sistem digital.
5. Percobaan[kembali]
a) Prosedur[kembali]
- Untuk membuat rangkaian ini, pertama, siapkan semua alat dan bahan yang bersangkutan, di ambil dari library proteus
- Letakkan semua alat dan bahan sesuai dengan posisi dimana alat dan bahan terletak.
- Tepatkan posisi letak nya dengan gambar rangkaian
- Selanjutnya, hubungkan semua alat dan bahan menjadi suatu rangkaian yang utuh
- Lalu mencoba menjalankan rangkaian , jika tidak terjadi error, maka rangkaian akan berfungsi yang berarti rangkaian bekerja.
b) Rangkaian simulasi[kembali]
1. Figure 7-44
Rangkaian ini menggunakan tiga buah IC 74HC173, yang masing-masing berfungsi sebagai register 4-bit dengan kemampuan output tri-state. IC ini dapat menyimpan data digital 4-bit secara paralel melalui pin D0 hingga D3, kemudian mengeluarkan data tersebut ke jalur data bersama (data bus) berdasarkan sinyal kendali. Setiap IC memiliki dua pin Input Enable (IE₁ dan IE₂) yang aktif rendah dan harus keduanya dalam kondisi LOW agar register siap menerima data saat sinyal clock mengalami perubahan dari LOW ke HIGH (rising edge). Selain itu, terdapat pin Clock (CP) yang digunakan secara bersama (sinkron) untuk semua IC, memastikan bahwa penyimpanan data antar register terjadi secara bersamaan dan terkoordinasi. Namun, hanya IC yang pin enable-nya aktif yang benar-benar menyimpan data dari inputnya ke register internal. Dengan demikian, pengendalian input enable memungkinkan sistem memilih register mana yang akan menyimpan data saat clock diberikan.
Setelah data tersimpan di dalam register, data tersebut tidak langsung keluar ke jalur output. Untuk mengeluarkan isi register ke pin output (Q0 hingga Q3), harus diberikan sinyal Output Enable (OE) dalam keadaan aktif (LOW). Karena ketiga IC terhubung ke jalur data bus yang sama, sangat penting bahwa hanya satu IC yang aktif output-nya dalam satu waktu. Bila dua atau lebih register diaktifkan OE-nya bersamaan, maka akan terjadi konflik pada data bus (bus contention), di mana beberapa sumber data saling “menarik” logika yang berbeda pada jalur yang sama. Oleh karena itu, sistem ini menerapkan kontrol logika yang ketat pada sinyal OE, memastikan bahwa hanya satu register yang “berbicara” ke bus dalam satu siklus. Output tri-state dari IC 74HC173 memungkinkan jalur data tetap dalam keadaan high-impedance (tidak aktif) saat output tidak digunakan, sehingga jalur dapat dibagi bersama dengan aman.
Rangkaian ini bekerja secara keseluruhan sebagai sistem penyimpanan dan distribusi data terpusat, yang umum dijumpai pada arsitektur komputer atau sistem mikroprosesor. Dengan adanya sinyal master reset (MR) yang aktif rendah, seluruh isi register dapat dihapus dan output-nya disetel ulang menjadi nol. Hal ini berguna saat sistem memerlukan inisialisasi ulang atau menghapus data sebelumnya. Dalam aplikasi praktis, skema seperti ini digunakan untuk mentransfer data dari beberapa sumber secara bergiliran ke jalur komunikasi tunggal, seperti ketika membaca data dari memori atau input eksternal untuk dikirim ke unit pemrosesan pusat. Fleksibilitas dan kontrol yang tinggi terhadap penyimpanan dan pengeluaran data menjadikan rangkaian ini sangat penting dalam sistem digital berskala besar dan real-time.
2. Figure 9-47
Rangkaian pada gambar menunjukkan bagaimana IC 74HC541, sebuah octal buffer/driver dengan output tri-state, digunakan untuk menghubungkan output dari ADC (Analog to Digital Converter) ke jalur data bus 8-bit. Setiap output dari ADC (D0–D7) masuk ke input IC 74HC541, yang kemudian menyalurkan data ke bus melalui buffer yang memperkuat sinyal digital. IC ini memiliki pin ENABLE dan OE (Output Enable) yang digunakan untuk mengaktifkan atau menonaktifkan output secara keseluruhan. Ketika sinyal ENABLE dan OE berada dalam keadaan aktif (biasanya LOW untuk OE), maka data dari ADC dapat diteruskan ke bus. Jika tidak, output akan dalam keadaan high-impedance (seolah-olah tidak terhubung ke bus). Salah satu hal yang ditunjukkan dalam diagram adalah efek kapasitansi pada jalur bus — khususnya pada jalur D0 yang dihubungkan langsung dari ADC ke bus tanpa melewati buffer. Hal ini memperlihatkan bahwa tanpa buffer seperti 74HC541, sinyal digital dari ADC rentan terhadap penurunan kualitas akibat pengaruh kapasitor parasit dari jalur bus, yang dapat menyebabkan sinyal lambat naik atau turun (slew rate rendah). Dengan demikian, penggunaan buffer seperti 74HC541 tidak hanya berfungsi sebagai penguat dan kontrol arah, tetapi juga melindungi integritas sinyal digital dari gangguan kapasitif saat berkomunikasi ke bus bersa
c) Video Simulasi[kembali]
1. Figure 9-44
2. Figure 9-47
d) Example[kembali]
1. Pada contoh ini, data biner
1010diberikan ke input D0–D3 milik IC 2 (register kedua), yaitu D3 = 1, D2 = 0, D1 = 1, dan D0 = 0. Agar hanya IC 2 yang menyimpan data saat clock naik, maka pin enable IC 2 (IE1 dan IE2) diset LOW (0), sedangkan pin enable pada IC 1 dan IC 3 masing-masing diset HIGH (1) agar tidak aktif. Setelah data masuk, diberikan satu
pulsa clock naik (rising edge), sehingga hanya IC 2 yang menyimpan data1010. Selanjutnya, untuk mengeluarkan data tersebut ke data bus, pin OE (Output Enable) pada IC 2 diset LOW (0), sementara OE pada IC 1 dan IC 3 tetap HIGH (1), sehingga hanya IC 2 yang mengaktifkan output-nya. Dengan konfigurasi ini, hasil keluaran di data bus adalah1010, berasal dari output Q0–Q3 milik IC 2, sementara IC lainnya tetap diam (high-impedance).
2. Pada contoh ini nilai Enable akan di berikan logika 1 sehingga Enable yg aktif rendah akan mati dan data tidak di izinkan keluar alias akan berada dalam keadaan kosong bukan "nol" bukan juga "1"
e) Problem[kembali]
1. Problem 1: Konflik Output Akibat OE Aktif Bersamaan
Masalah:
Dalam sistem register data yang terdiri dari tiga IC 74HC173 yang terhubung ke satu jalur data bus, masing-masing register memiliki jalur input data terpisah, namun output-nya bergabung ke bus yang sama. Apa yang terjadi jika dua IC secara tidak sengaja diaktifkan output-nya (OE = LOW) pada saat bersamaan?
Analisis:
Setiap IC 74HC173 memiliki output tri-state, yang berarti output akan aktif dan mengirim data ke bus hanya jika OE = 0. Bila lebih dari satu IC memiliki OE aktif secara bersamaan, kedua IC tersebut akan mencoba mengeluarkan data berbeda ke jalur bus yang sama. Misalnya, jika IC A menyimpan data 1010 dan IC B menyimpan 0101, lalu OE_A dan OE_B sama-sama LOW, maka akan terjadi konflik logika pada bit-bit tertentu di bus. Bit 0 misalnya, bisa "ditarik" ke LOW oleh IC A namun "didorong" ke HIGH oleh IC B. Kondisi ini disebut bus contention, yang bisa menyebabkan data salah baca, sinyal tidak stabil, bahkan kerusakan pada IC akibat arus tarik-menarik antar output.
Kesimpulan Jawaban:
Jika dua atau lebih output register diaktifkan secara bersamaan, maka akan terjadi konflik data pada bus, menghasilkan output yang salah dan berisiko merusak perangkat keras. Solusinya adalah memastikan hanya satu OE yang aktif LOW dalam satu waktu melalui pengaturan logika kontrol yang tepat, seperti menggunakan decoder atau logika sekuensial untuk memilih register yang akan mengeluarkan data. Ini menunjukkan pentingnya manajemen output pada sistem bus bersama.
2. Problem 2: Efek Kapasitansi pada Jalur Data Tanpa Buffer
Masalah:
Dalam sebuah sistem konversi analog-ke-digital, output dari ADC 8-bit dihubungkan ke jalur data menggunakan IC 74HC541. Namun, satu jalur output (D0) dihubungkan langsung ke data bus tanpa melalui buffer, sementara jalur lainnya (D1–D7) terhubung melalui buffer. Ketika sistem dioperasikan, sinyal pada jalur D0 mengalami delay naik-turun yang lebih lambat dibandingkan jalur lainnya. Apa yang menyebabkan fenomena ini?
Analisis:
Jalur D0 yang dihubungkan langsung ke data bus tanpa melalui buffer 74HC541 akan langsung “melihat” total kapasitansi parasitik dari bus bersama, termasuk kapasitor antar jalur, kabel, dan input perangkat lain yang terhubung ke bus. Tanpa adanya buffer untuk mengisolasi atau memperkuat sinyal, pin output ADC pada D0 harus “mengisi” atau “mengosongkan” muatan pada kapasitansi tersebut secara langsung. Hal ini memperlambat laju perubahan tegangan (slew rate) pada jalur D0, menyebabkan sinyal digitalnya menjadi lambat atau bahkan salah dibaca. Sebaliknya, jalur D1–D7 melewati buffer 74HC541, yang memiliki kemampuan mengemudi arus lebih kuat dan mampu mengatasi pengaruh kapasitif, sehingga transisinya tetap cepat dan bersih.
Kesimpulan Jawaban:
Tanpa menggunakan buffer, jalur data digital menjadi lebih rentan terhadap efek kapasitif, terutama pada sistem berbasis bus bersama. Solusinya adalah memastikan semua jalur output dari ADC diarahkan ke data bus melalui buffer seperti 74HC541, sehingga sinyal tetap kuat dan bersih. Buffer tidak hanya berfungsi sebagai penguat, tetapi juga sebagai pelindung terhadap beban kapasitif bus, menjamin keandalan sistem komunikasi digital.
f) Soal Pilihan Ganda[kembali]
1. Seorang teknisi ingin menyimpan data 1100 ke dalam salah satu IC 74HC173. Ia telah menghubungkan data ke input D0–D3 dan memberikan sinyal clock naik (rising edge). Namun setelah dicek, data tidak tersimpan di register. Kemungkinan penyebab yang paling mungkin adalah:
A. Output Enable (OE) belum diaktifkan
B. Clock diberikan saat input enable (IE1 dan IE2) dalam keadaan tidak aktif
C. Data yang diberikan ke D0–D3 terlalu cepat berubah
D. Master Reset (MR) disambungkan ke VCC
Jawaban yang Benar:
B. Clock diberikan saat input enable (IE1 dan IE2) dalam keadaan tidak aktif
Pembahasan:
Pada IC 74HC173, penyimpanan data dari input D0–D3 ke register internal hanya terjadi saat sinyal clock mengalami rising edge, dan saat itu pula kedua input enable (IE1 dan IE2) harus dalam keadaan aktif (LOW). Jika salah satu atau keduanya HIGH (tidak aktif), maka clock tidak akan mengakibatkan register menyimpan data, meskipun clock-nya benar dan data input-nya sudah diberikan. Ini menjelaskan mengapa dalam kasus ini data tidak tersimpan — bukan karena OE (yang hanya mengatur keluaran), melainkan karena IE1 dan IE2 tidak aktif saat clock diberikan.
2. Pada sebuah sistem ADC 8-bit, hanya output D0 yang dihubungkan langsung ke data bus, sedangkan D1–D7 melalui buffer IC 74HC541. Setelah pengukuran dilakukan, terlihat bahwa sinyal D0 mengalami waktu naik (rise time) yang lebih lambat dibandingkan bit-bit lainnya. Apa penyebab paling mungkin dari masalah ini?
A. Tegangan output D0 dari ADC lebih rendah dari bit lainnya
B. Output D0 berada dalam mode high-impedance
C. D0 tidak memiliki beban resistif ke ground
D. D0 langsung terkena efek kapasitansi data bus tanpa perlindungan buffer
Jawaban yang Benar:
D. D0 langsung terkena efek kapasitansi data bus tanpa perlindungan buffer
Pembahasan:
D0 dihubungkan langsung ke data bus tanpa melewati buffer IC 74HC541, sehingga tidak ada isolasi terhadap kapasitansi total yang dimiliki bus (seperti dari kabel, pin input perangkat lain, dan kapasitor parasit). Akibatnya, ketika ADC mencoba mengubah level logika pada D0, transisinya menjadi lebih lambat karena harus mengisi/mengosongkan muatan kapasitor. Hal ini berbeda dengan D1–D7 yang mendapat bantuan dari buffer, yang mampu menangani beban kapasitif dengan lebih cepat dan stabil. Maka, jawaban yang tepat adalah D.
6. Download File[kembali]
- Datasheet 74173 download
- datasheet 74541 download
- rangakaian figure 9-44 download
- rangakian figure 9-47 download
- video vigure 9-44 download
- video vigre 9-47 download
0 comments:
Posting Komentar